• Покупка статей
  • Telegram_OreMet
Скрыть↑
Журналы →  Materialy Elektronnoi Tekhniki →  2010 →  №2 →  Назад

Название Some trends of CMOS VLSI technology evolution and improvement for nm topological range
Автор O.M. Orlov, V.N. Murashev
Информация об авторе O.M. Orlov, V.N. Murashev, Mikron JSC, e-mail: ovksh@yandex.ru; National Research University «MISiS», e-mail: vnmurashev@mail.ru
Реферат Features of CMOS VLSI technology evolution have been considered for nm topological range. It is shown that minimum topological sizes of VLSI elements are achieved by improving and developing specialized equipment and technological processes, by new prospective design and technological solutions for CMOS transistor structures.
Ключевые слова CMOS, VLSI, transistor, technology, topological Sizes.
Библиографический список 1. The National Technology Roadmap for Semiconductors 1997 // www.semichips.org, 1998.
2. Dennard, R. H. Design of ion-implanted MOSFET’s with very small physical dimensions / R. H. Dennard, F. H. Gaensslen, H.-N. Ju, V. Leo Rideout, E. Bassous, A. R. LeBlanc // IEEE J. Solid - State Circuits. - 1974. - V. 9. - P. 256—268.
3. Krasnikov, G. Ja. Konstruktivno tehnologicheskie osobennosti submikronnyh MOP-tranzistorov. Part 1. / G. Ja. Krasnikov - M.: Tehnosfera, 2002.
4. Krasnikov, G. Ja. Otlichitel'nye osobennosti i problemy KMOP-tehnologii pri umen'shenii proektnoj normy do urovnja 0,18 mkm i men'she / G. Ja. Krasnikov, O. M. Orlov // Rossijskie nanotehnologii. - 2008. - Vol. 3. - N 7—8. - P. 124—128.
5. Krasnikov, G. Ja. Optimizacija jelektricheskogo metoda kontrolja submikronnyh predel'nyh razmerov jelementov na plastine / G. Ja. Krasnikov, O. M. Orlov, E. N. Ovcharenko // Jelektronika, mikro- i nanojelektronika. - M.: MIFI, 2007. - P. 89—94.
6. Orlov, O. M. Problemy i otlichitel'nye osobennosti KMOP-tehnologii pri perehode ot proektnyh norm 0,8 mkm k 0,18 mkm / O. M. Orlov // Ibid. - P. 95—100.
7. Pollentier, I. Sub-50nm gate patterning using CD trim technicues and 248 nm or 193 nm lithography / I. Pollentier, P. Jaenen, C. Baerts, K. Ronse // Future Fab International. - 2002. - V. 12.
8. Smirnov, V. K. Technology for nanoperiodic doping of a metal-ohide-semiconductor field - effect transistor channel using a self-forming wave-ordered structure / V. K. Smirnov, D. S. Kibalov, O. M. Orlov, V. V. Graboshnikov // Nanotechnology. - 2003. - N 14. - P. 709—715.
9. Krasnikov, G. Ja. Tehnologija periodicheskogo legirovanija kanala kremnievogo MOP-tranzistora na osnove samoformirujuwejsja nanostruktury / G. Ja. Krasnikov, O. M. Orlov, V. K. Smirnov, D. S. Kibalov, V. V. Graboshnikov // Jelektronika, mikro- i nanojelektronika. - M.: MIFI, 2003. - P. 43—47.
10. Bohr, M. A high performance 0,25 -m logic technology optimized for 1,8 V operation / M. Bohr, S. S. Ahmed, S. U. Ahmed, M. Bost, T. Ghani, J. Greason, R. Hainsey, C. Jan, P. Packan, S. Sivakumar, S. Thompson, J. Tsai, S. Jang // IEDM Tech. Dig. - 1996. - P. 847—850.
11. Thompson, S. An enhanced 130 nm generation logic technology featuring 60 nm transistors optimized for high performance and low power at 0,7—1,4 V / S. Thompson, M. Alavi, R. A. Arghavani, A. Brand, R. Bigwood, J. Brandenburg, B. Crew, V. Dubin, M. Hussein, P. Jacob, C. Kenjon, E. Lee, B. MeIntyre, P. Moon, P. Nguen, R. Schweinfurth, S. Sivakumar, P. Smith, M. Stettler, S. Tjagi, M. Wei, J. Hu, S. Jang, M. Bohr // IEDM Tech. Dig. - 2001. - P. 257—261.
12. Thompson, S. 130nm logic technology featuring 60nm transistors, low-K dielectrics, and Cu interconnects / S. Thompson, M. Alavi, M. Hussein, P. Jacob, C. Kenjon, P. Moon, M. Prince, S. Sivakumar, S. Tjagi, M. Bohr // Intel Technol. J. - 2002. - V. 6, N. 2. - P. 5—13.
13. Wolf, S. Silicon Processing for the VLSI ERA: V. 3. The Submicron MOSFET / S. Wolf - Sunset Beach CA (USA) : Lattice Press, 1995. - P. 411—412.
14. Erlebach, A. Ehperimental and numerical study of shallow trench isolation processes / A. Erlebach, C. S. Jun, D. Matveev, R. Mickevicius, F. Nouri, A. Golnas, S. Zelenka, W. Fichtner // Solid-State Dev. Res. Conf. 2001. Proc. 31st Europ, 2001. - Nuremburg (Germany) - P. 223—226.
15. Orlov, O. M. Tehnologija promyshlennogo proizvodstva KMOP IS s minimal'nym razmerom 0,8 mkm / O. M. Orlov, G. Ja. Krasnikov, P. V. Ignatov // Razrabotka, tehnologija i proizvodstvo poluprovodnikovyh mikroshem. - M., 1999. - P. 293—313.
16. Thompson, S. A 90 nm logic technology featuring 50 nm strained silicon channel transistors, 7 layers of Cu interconnects, low-k ILD, and 1um2 SRAM Cell / S. Thompson, N. Anand, M. Armstrong, C. Auth, B. Arcot, M. Alavi, P. Bai, J. Bielefeld, R. Bigwood, J. Brandenburg, M. Buehler, S. Cea, V. Chikarmane, C. Choi, R. Frankovic, T. Ghani, G. Glass, W. Han, T. Hoffmann, M. Hussein, P. Jacob, A. Jain, C. Jan, S. Joshi, C. Kenjon, J. Klaus, S. Klopcic, J. Luce, Z. Ma, B. Mcintyre, K. Mistry, A. Murthy, P. Nguyen, H. Pearson, T. Sandford, R. Schweinfurth, R. Shaheed, S. Sivakumar, M. Taylor, B. Tufts, C. Wallace, P. Wang, C. Weber, M. Bohr // Internat. Electron Dev. Meet. - 2002. - P. 61.
17. Kibalov, D. S. Analiz sverhmelkih raspredelenij mysh'jaka v kremnii metodom vtorichno-ionnoj mass-spektrometrii / D. S. Kibalov, O. M. Orlov, S. G. Simakin, V. K. Smirnov // Pis'ma v ZhJeTF. - 2004. - Vol. 30, issue 21. - P. 21—26.
18. Orlov, O. M. Osobennosti formirovanija melkih oblastej legirovanija kremnija mysh'jakom v strukture oksid/kremnij / O. M. Orlov, D. S. Kibalov, V. K. Smirnov // Jelektronika, mikro- i Nanojelektronika. - M.: MIFI, 2004. - P. 52—55.
19. Sai-Halasz, G. A. Antymony and arsenic segregation at Si—SiO2 interface / G. A. Sai-Halasz, K. T. Short, J. S. Williams // IEEE Electron Dev. Lett. - 1985. - V. 6. - P. 285—287.
20. Thakur, R. P. S. RTP technology for tomorrow / R. P. S. Thakur, P. J. Timans, S. P. Tay // SST. - 1998. - N 6. - P. 171—183.
21. Kamgar, A. Rapid thermal processing of silicon / A. Kamgar // Submicron Integrated Circuits, edited by R. K. Watts - New Jork : Wiley Intersci. (USA), 1989.
22. Roozeboom, F. Rapid thermal processing systems: a review with emphasis on temperature control / F. Roozeboom, N. Parekh // J. Vac. Sci. Technol. - 1990. B. - V. 8. - P. 1249.
23. Taur, Y. CMOS scaling into the nanometer regime / Y. Taur, D. Buchanana, W. Chen, D. Frank, K. Ismail, S. H. Lo, G. Sai-Halasz, R. Viswanathan, H. J. C. Wann, S. Wind, H. S. Wong // Proc. IEEE. - 1997. - V. 85. - P. 486.
24. Yeh, W.-K. Optimum halo structure for Sub-0.1 -m CMOSFETs / W.-K. Yeh, J.-W. Chou // IEEE Trans. ED. - 2001. - V. 48, N 10. - P. 2357—2362.
25. Hussein, M. A. Materials impact on interconnects process technology and reliability / M. A. Hussein, Jun He // IEEE Transactions on Semiconductor Manufacturing. - 2005. - V. 18, N 1. - P. 69—85.
26. Horstman, J. T. Matching analysis of deposition defined 50- nm MOSFETs / J. T. Horstman, U. Hilleringmann, K. F. Goser // IEEE Transaction on Electron Devices. - 1998. - V. 45, N 1. - P. 299—306.
27. Flechet, B. Microwave characterization of thin film materials for interconnections of advanced packaging / B. Flechet, R. Salik, J. W. Tao, G. Angjnieuh// Proc. of third Internat. Adv. Packag. Mater. Symp. - 1997. - P. 139—142.
28. Lee Levine The trend toward copper with low k layers continues / Lee Levine // Chip Scale Review Jan. - 2002.
29. Bai, P. A 65 nm logic technology featuring 35 nm gate lengths, enhanced channel strain, 8 Cu interconnect layers, low-k ILD and 0,57 -m 2 SRAM Cell / P. Bai, C. Auth, S. Balakrishnan, M. Bost, R. Brain, V. Chikarmane, R. Heussner, M. Hussein, J. Hwang, D. Ingerly, R. James, J. Jeong, C. Kenjon, E. Lee, S.-H. Lee, N. Lindert, M. Liu, Z. Ma, T. Marieb, A. Murthy, R. Nagisetty, S. Natarajan, J. Neirynck, A. Ott, C. Parker, J. Sebastian, R. Shaheed, S. Sivakumar, J. Steigerwald, S. Tjagi, C. Weber, B. Woolery, A. Yeoh, K. Zhang, M. Bohr // IEDM. - 2004. - P. 657—660.
30. Istorija processorov Intel // http://cpugarden.ru/history/ intel/
31. VanDer Voorn, P. CMOS shallow-trench-isolation to 50-nm channel widths / P. VanDer Voorn, D. Gan, P. Krusius // IEEE Trans. on Electron Devices. - 2000. - V. 47, N 6. - P. 1175—1182.
32. Jang, S. A high performance 180 nm generation logic technology / S. Jang, S. Ahmed, B. Arcot, R. Arghavani, P. Bai, S. Chambers, P. Charvat, B. Cotner, R. Gasser, T. Ghani, M. Hussein, C. Jan, C. Kardas, J. Maiz, P. MeGregor, B. MeIntyre, B. Tufts, S. Tjagi, M. Bohr // IEDM Tech. Dig. - 1998. - P. 197—200.
33. Thompson, S. E. A 90-nm logic technology featuring strained-silicon / S. E. Thompson, M. Armstrong, C. Auth, M. Alavi, M. Buehler, R. Chau, S. Cea, T. Ghani, G. Glass, T. Hoffman, C. H. Jan, C. Kenjon, J. Klaus, K. Kuhn, M. Zhijong, B. Mcintyre, K. Mistry, A. Murthy, B. Obradovic, R. Nagisetty, N. Phi, S. Sivakumar, R. Shaheed, L. Shifren, B. Tufts, S. Tjagi, M. Bohr, Y. El-Mansy // IEEE Transactions on Electron Dev
Language of full-text русский
Полный текст статьи Получить
Назад